Engl. Complementary Metal–Oxide–Semiconductor) je tehnološka generacija integralnih kola, stvorena 60-ih godina XX veka. Za razliku od TTL tehnologije sa bipolarnim tranzistorima, odlika CMOS tehnologije je bila mala potrošnja struje, što je omogućeno upotrebom FET tranzistora (еngl. Field Effect Transistor). Originalna CMOS tehnologija je vremenom evoluirala u mnoge podvrste. Od 1972. god. pa nadalje, razvijeno je nekoliko serija CMOS kola. Topološke razlike među njima skoro da i ne postoje ili su veoma male. Suštinska razlika između kola je u primenjenoj tehnologiji - iz čega proističu razlike u osnovnim parametrima.
Starija CMOS kola su bila iz 4000 serije, pa ih je po brojevima bilo lako razlikovati od TTL kola serije 7400 ili 5400. Kasnija kola 7400 serije su imala oznaku C, kao na primer 74C00 da označe CMOS kolo. Da bi smo mogli da razmatramo CMOS kola, ukratko ću opisati šta je to integralno kolo.
Starija CMOS kola su bila iz 4000 serije, pa ih je po brojevima bilo lako razlikovati od TTL kola serije 7400 ili 5400. Kasnija kola 7400 serije su imala oznaku C, kao na primer 74C00 da označe CMOS kolo. Da bi smo mogli da razmatramo CMOS kola, ukratko ću opisati šta je to integralno kolo.
CMOS NI kolo sastoji se od dva n-mosfeta (MF1 i MF2) koji su vezani na red i dva p-mosfeta (MF3 i MF4) koji su vezani paralelno. Kao što je već objašnjeno, niski napon na gejtu drži n-mosfete zakočene, a p-mosfete provodne. Visoki napon na gejtu ima suprotan efekat, n-mosfete prevodi u provodno stanje, a p-mosfete drži zakočene. Prema tome, logička nula na ulazu x1 ili na x0 ili na oba ulaza, drži bar jedan od tranzistora MF1 i MF2 zakočen, a bar jedan od tranzistora MF3 i MF4 provodan. U tom slučaju na izlazu se dobija visoki napon, odnosno logička 1. Ako su oba ulaza na visokom naponu, onda su MF3 i MF4 zakočeni, a MF1 i MF2 provodni, pa je na izlazu niski napon ili logička 0.
CMOS NILI kolo sastoji se od dva paralelno vezana n-mosfeta (MF1 i MF2) i dva p-mosfeta (MF3 i MF4) koji su vezani na red. Logička 1 na ulazu x1 ili na x0 ili na oba ulaza, drži bar jedan ili oba tranzistora MF1 i MF2 u provodnom stanju, a bar jedan od tranzistora MF3 i MF4 zakočen. Na izlazu y dobija se niski napon, odnosno logička 0. Ako su oba ulaza na logičkoj 0, onda su MF3 i MF4 provodni, a MF1 i MF2 zakočeni, pa je na izlazu visoko napon ili logička 1.CMOS Invertor
Osnovno kolo CMOS invertora prikazano je na slici. Kolo se sastoji od dva tranzistora, PMOS i NMOS tranzistora. Kvalitativno, kolo se može posmatrati i kao prekidac, zbog toga što PMOS i NMOS tranzistor imaju identicne elektricne karakteristike, što se obezbeđuje tehnološki.
Kada je na ulazu invertora logička nula, na izlazu je logička jedinica, tj. napon VDD, što odgovara tački 1 na slici. Sa porastom ulaznog napona, NMOS tranzistor radi u zasićenju, a PMOS tranzistor u triodnoj oblasti, što odgovara tački 2. U tački 3 oba tranzistora rade u zasićenju i to je oblast maksimalnog pojačanja. Kada ulazni napon dostigne vrednost koja odgovara taćki 4, NMOS tranzistor radi u triodnoj oblasti, a PMOS tranzistor u zasićenju. Najzad, kada je ulazni napon VDD + VTp, PMOS tranzistor se isključuje1, dok je pad napona na NMOS tranzistoru 0 V , tako da je izlazni napon jednak 0 V. Iz navedenog razmatranja se može zaključiti da kod CMOS invertora jednosmerna struja teče samo u prelaznom režimu, odnosno samo pri promeni logičkog stanja invertora. Zbog toga se digitalna CMOS integrisana kola odlikuju veoma malom disipacijom snage, što CMOS tehnologiju čini logičnim izborom za VLSI i ULSI kola.
Logička kola u CMOS tehnici su poznata po veoma maloj disipaciji u oba logička stanja. To dolazi otuda što u svakom od tih stanja jedan od mosfetova u invertoru je zakočen pa se njegova struja svodi na odvodne struje koje su reda 10mA. Osim toga, izlaz ovakvog kola u digitalnim mrežama opterećen je veoma velikim ulaznim otpornostima mosfetova priključenih kola, pa se struja opterećenja svodi praktično na punjenje i pražnjenje kapacitivnosti opterećenja.
Na slici vidimo prenosnu karakteristiku CMOS invertora. Za razliku od običnih MOS invertora vidimo da je logička amplituda kola u ovom slučaju vrlo približna naponu napajanja. Naime, nivoi Vin(0) i Vin(1) su jednaki Vdd. Pored toga, prelazni režimi su vrlo kratki jer su vremenske konstante punjenja i pražnjenja izlaznih kapacitivnosti veoma male. Ovo naročito važi za veće napone napajanja, koji mogu biti od 3 – 18V. Očigledno je da će prelazni režimi da zavise i od faktora grananja, jer svako priključeno kolo povećava kapacitivno opterećenje. Pošto su ulazne otpornosti mosfetova veoma velike, faktor grananja je skoro pa neograničen.
Pošto je trajanje prelaznog režima ovih invertora vrlo kratko, teško je odrediti vrednosti ulaznog napona u prelomnim tačkama odgovarajuće prenosne karakteristike. Zato se za naponski prag promene stanja u ovim kolima uzima vrednos ulaznog napona pri kojoj su struje u zasićenom N i zasićenom P mosfetu jednake, a to je Vut = Vdd/2.
U strukturi kola prepoznaje se osnovna električna šema standardnog CMOS invertora koji čine mosfetovi MF2 i MF3. U kolu sorsa oba mosfeta stavljena su na red jedan mosfet (MF1) prema masi i jedan mosfet (MF4) prema napajanju. Kada je ulazni signal dozvole d na logičkoj 1, mosfet MF1 je provodan i praktično predstavlja kratak spoj. Preko invertora (koji se realizuje kao standardni CMOS invertor) signal dozvole d invertuje se u logičku 0, koja drži MF4 takone u prvodnom stanju, pa je praktično i ovaj mosfet kratak spoj. Prema tome, u slučaju kada je d na logičkoj 1 dobija se ekvivalentno kolo koje je identično standardnom CMOS invertoru koji na izlazu y daje invertovani ulazni signal x. U slučaju da je ulazni signal dozvole d na logičkoj 0, oba mosfeta MF1 i MF4 su neprovodni, pa bez obzira u kom su stanju mosfetovi MF2 i MF4, ne može da teče struja od napona napanja prema izlazu y, niti od izlaza y prema masi. U ovom slučaju kolo se ponaša kao da je izlaz y galvanski odvojen od napona napajanja i mase i kažemo da predstavlja visoku impendansu.
Bilateralni CMOS prekidač
Pored invertora u sistemu CMOS kola, značajnu ulogu igra i bilateralni CMOS prekidač, koji je prikazan na slici 11. Njega čine mosfetovi N i P, vezani u paraleli. Polarizacija substrata postavlja se tako da ovi mosfetovi budu međusobno izolovani, kao što je to pokazano na strukturnoj šemi invertora ranije. Kontrolni napon K dovodi se na gejt mosfeta N, a komplement tog napona na gejt mosfeta P. Komplement napona K se dobija na CMOS invertoru kod koga su naponi napajanja VDD i –Vss = Vdd. Kontrolni napon takođe ima vrednost +Vdd ili –Vss. U toku pozitivnog kontrolnog napona na gejtu mosfeta N je napon K = Vdd, a na gejtu mosfeta P je napon K = -Vss. Prema tome, u oba mosfeta se indukuju odgovarajući kanali, čime je uspostavljena veza između ulaza i izlaza kola. Zahvaljujući MOS strukturi kolo je provodno u oba smera te se zato naziva i bilateralni prekidač. U slučaju kada je kontrolni napon negativan, oba mosfeta su zakočena tako da prekidač ispoljava otpornost preko 109 oma između ulaza i izlaza.
Vodeći računa o razlici potencijala između gejta i sorsa mosfetova, nije teško zaključiti da otpornost bilateralnog prekidača u provodnom stanju zavisi i od veličine ulaznog napona. Naime, kada je ulazni napon Vu = Vss, mosfet N se nalazi u provodnom stanju, dok je mosfet P zakočen, jer je razlika potencijala između njegovog gejta i sorsa manja od praga provođenja. Povećavajući ulazni napon smanjuje se provodnost mosfeta N zbog porasta napona na ulazu kola, a započinje vođenje mosfeta P, tako da će pri Vu = Vdd mosfet N biti zakočen, a mosfet P će provoditi. Prema tome, ekvivalentna otpornost prekidača je jednaka paralelnoj sprezi otpornosti kanala N i P mosfetova. Dodatnom modifikacijom osnovnog prekidačkog kola može se ostvariti otpornost prekidača ispod 100 oma u opsegu napajanja od 10-15V.
To je otprilike sve o CMOS logici, do sledećeg čitanja... Pozdrav!
Kada je na ulazu invertora logička nula, na izlazu je logička jedinica, tj. napon VDD, što odgovara tački 1 na slici. Sa porastom ulaznog napona, NMOS tranzistor radi u zasićenju, a PMOS tranzistor u triodnoj oblasti, što odgovara tački 2. U tački 3 oba tranzistora rade u zasićenju i to je oblast maksimalnog pojačanja. Kada ulazni napon dostigne vrednost koja odgovara taćki 4, NMOS tranzistor radi u triodnoj oblasti, a PMOS tranzistor u zasićenju. Najzad, kada je ulazni napon VDD + VTp, PMOS tranzistor se isključuje1, dok je pad napona na NMOS tranzistoru 0 V , tako da je izlazni napon jednak 0 V. Iz navedenog razmatranja se može zaključiti da kod CMOS invertora jednosmerna struja teče samo u prelaznom režimu, odnosno samo pri promeni logičkog stanja invertora. Zbog toga se digitalna CMOS integrisana kola odlikuju veoma malom disipacijom snage, što CMOS tehnologiju čini logičnim izborom za VLSI i ULSI kola.Logička kola u CMOS tehnici su poznata po veoma maloj disipaciji u oba logička stanja. To dolazi otuda što u svakom od tih stanja jedan od mosfetova u invertoru je zakočen pa se njegova struja svodi na odvodne struje koje su reda 10mA. Osim toga, izlaz ovakvog kola u digitalnim mrežama opterećen je veoma velikim ulaznim otpornostima mosfetova priključenih kola, pa se struja opterećenja svodi praktično na punjenje i pražnjenje kapacitivnosti opterećenja.
Na slici vidimo prenosnu karakteristiku CMOS invertora. Za razliku od običnih MOS invertora vidimo da je logička amplituda kola u ovom slučaju vrlo približna naponu napajanja. Naime, nivoi Vin(0) i Vin(1) su jednaki Vdd. Pored toga, prelazni režimi su vrlo kratki jer su vremenske konstante punjenja i pražnjenja izlaznih kapacitivnosti veoma male. Ovo naročito važi za veće napone napajanja, koji mogu biti od 3 – 18V. Očigledno je da će prelazni režimi da zavise i od faktora grananja, jer svako priključeno kolo povećava kapacitivno opterećenje. Pošto su ulazne otpornosti mosfetova veoma velike, faktor grananja je skoro pa neograničen.Pošto je trajanje prelaznog režima ovih invertora vrlo kratko, teško je odrediti vrednosti ulaznog napona u prelomnim tačkama odgovarajuće prenosne karakteristike. Zato se za naponski prag promene stanja u ovim kolima uzima vrednos ulaznog napona pri kojoj su struje u zasićenom N i zasićenom P mosfetu jednake, a to je Vut = Vdd/2.
U strukturi kola prepoznaje se osnovna električna šema standardnog CMOS invertora koji čine mosfetovi MF2 i MF3. U kolu sorsa oba mosfeta stavljena su na red jedan mosfet (MF1) prema masi i jedan mosfet (MF4) prema napajanju. Kada je ulazni signal dozvole d na logičkoj 1, mosfet MF1 je provodan i praktično predstavlja kratak spoj. Preko invertora (koji se realizuje kao standardni CMOS invertor) signal dozvole d invertuje se u logičku 0, koja drži MF4 takone u prvodnom stanju, pa je praktično i ovaj mosfet kratak spoj. Prema tome, u slučaju kada je d na logičkoj 1 dobija se ekvivalentno kolo koje je identično standardnom CMOS invertoru koji na izlazu y daje invertovani ulazni signal x. U slučaju da je ulazni signal dozvole d na logičkoj 0, oba mosfeta MF1 i MF4 su neprovodni, pa bez obzira u kom su stanju mosfetovi MF2 i MF4, ne može da teče struja od napona napanja prema izlazu y, niti od izlaza y prema masi. U ovom slučaju kolo se ponaša kao da je izlaz y galvanski odvojen od napona napajanja i mase i kažemo da predstavlja visoku impendansu.Bilateralni CMOS prekidač
Pored invertora u sistemu CMOS kola, značajnu ulogu igra i bilateralni CMOS prekidač, koji je prikazan na slici 11. Njega čine mosfetovi N i P, vezani u paraleli. Polarizacija substrata postavlja se tako da ovi mosfetovi budu međusobno izolovani, kao što je to pokazano na strukturnoj šemi invertora ranije. Kontrolni napon K dovodi se na gejt mosfeta N, a komplement tog napona na gejt mosfeta P. Komplement napona K se dobija na CMOS invertoru kod koga su naponi napajanja VDD i –Vss = Vdd. Kontrolni napon takođe ima vrednost +Vdd ili –Vss. U toku pozitivnog kontrolnog napona na gejtu mosfeta N je napon K = Vdd, a na gejtu mosfeta P je napon K = -Vss. Prema tome, u oba mosfeta se indukuju odgovarajući kanali, čime je uspostavljena veza između ulaza i izlaza kola. Zahvaljujući MOS strukturi kolo je provodno u oba smera te se zato naziva i bilateralni prekidač. U slučaju kada je kontrolni napon negativan, oba mosfeta su zakočena tako da prekidač ispoljava otpornost preko 109 oma između ulaza i izlaza.
Vodeći računa o razlici potencijala između gejta i sorsa mosfetova, nije teško zaključiti da otpornost bilateralnog prekidača u provodnom stanju zavisi i od veličine ulaznog napona. Naime, kada je ulazni napon Vu = Vss, mosfet N se nalazi u provodnom stanju, dok je mosfet P zakočen, jer je razlika potencijala između njegovog gejta i sorsa manja od praga provođenja. Povećavajući ulazni napon smanjuje se provodnost mosfeta N zbog porasta napona na ulazu kola, a započinje vođenje mosfeta P, tako da će pri Vu = Vdd mosfet N biti zakočen, a mosfet P će provoditi. Prema tome, ekvivalentna otpornost prekidača je jednaka paralelnoj sprezi otpornosti kanala N i P mosfetova. Dodatnom modifikacijom osnovnog prekidačkog kola može se ostvariti otpornost prekidača ispod 100 oma u opsegu napajanja od 10-15V.
To je otprilike sve o CMOS logici, do sledećeg čitanja... Pozdrav!
Нема коментара:
Постави коментар